In ambienti di verifica UVM è pratica comune definire una classe Systemverilog che implementa un
pacchetto di configurazione per una particolare IP. Tutti i parametri che influenzano in modo statico l’IP
sono definiti in questa classe che viene randomizzata all’inizio di ogni test sulla base un una serie di
constraint che possono variare al variare del comportamento della IP. La randomizzazione è basata sul
solver presente all’interno del simulatore Systemverilog. Sulla base dei valori randomizzati viene
misurata una coverage funzionale.
Potrebbe essere interessante collezionare tutti i dati prodotti dalla simulazione per estrarne il set
minimo che garantisce la copertura della coverage funzionale.
Questi dati potrebbero essere poi forniti in modo deterministico ai singoli test con lo scopo di rendere
ripetibile le regressioni e ridurne il tempo di coverage closure.
Il lavoro consisterà nel: 
Creare un parser per l’estrazione del coverage model da una descrizione testuale fornita dal
verification engineer in Systemverilog; 
Costruire un testbench per la generazione sintetica dei pacchetti di dati di configurazione e la
sua memorizzazione in un database (SQL oppure noSQL); 
Definizione di un algoritmo per l’estrazione del set minimo dei dati che massimizza la coverage.
Il candidato al termine del lavoro avrà acquisito le seguenti competenze: 
Linguaggio Systemverilog 
Metodologia UVM (UVM Community (accellera.org)) 
Makefile e comandi Linux 
Fondamenti di verifica digitale 
Python 
Algoritmi di Machine Learning